2026年5月25日，上海，电气电子工程师学会（IEEE）国际电路与系统研讨会（ISCAS 2026）在此举行。华为公司董事、半导体业务部总裁何庭波发表题为《半导体新路径探索与实践》的主旨演讲，正式发布"韬（τ）定律"——这是中国在全球半导体领域首次提出指导产业发展的新原则。

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摩尔定律的困境与韬定律的诞生

近年来，摩尔定律面临物理极限和经济效益双重挑战。随着晶体管"几何缩微"放缓，成本红利逐渐消退，全球半导体行业亟待探索一条全新的可持续演进路线。

过去半个多世纪，芯片产业的规则很简单：把晶体管尺寸越做越小，同等面积上堆更多器件，性能就能自动提升、功耗就能自动下降、成本就能自动摊薄。但从几十纳米走到几纳米，每一步的物理难度和工程成本都在指数级膨胀。当制程逼近2纳米、1纳米，量子隧穿效应开始捣乱，电流越来越难控制，功耗散热成了烫手山芋。而建厂成本则越来越高，一座3nm晶圆厂动辄200亿美元起步，全球玩得起的玩家从几十家缩到了三四家。

一边是微缩的边际收益急剧递减，一边是AI、大模型、自动驾驶对算力呈指数级攀升的胃口。何庭波的答案是：别再死盯着"尺寸"，开始盯着"时间"。

"韬定律"提出以"时间缩微"替代"几何缩微"，以系统性降低时间常数τ为目标，通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，实现半导体与电子系统的持续演进。

什么是韬（τ）定律

"韬定律"里的"韬"并非人名，而是集成电路设计中的时间常数τ（希腊字母tau）。τ代表电路中信号电压发生转变（充电或放电）的快慢程度，可以用基本公式τ=电阻R×电容C来计算。

芯片二进制信号0和1并非瞬间切换。由于芯片和导线内部存在各种形式的电阻和电容，电信号变化更像充电过程——充电快满了才算"1"，几乎放空才算"0"。在这个切换过程中有一个极为短暂的时间，就是τ。

τ值越低，芯片区分0和1的速度就越快，晶体管开关切换的频率就越快，芯片每秒执行指令的速度GHz自然也越高。

过去五十多年里，晶体管体积占芯片大头，τ延迟的主要来源是晶体管，摩尔定律指导下优化晶体管体积对频率提升收益显著。但如今3nm、2nm晶体管自身延迟极小，周围导线却被迫做得极细，内阻升高、τ变大，芯片提频越来越困难。

正是在这种背景下，"韬定律"提出换个方向：未来如何通过综合手段降低τ值，才是提升芯片频率和效能的新追求。

四层级协同优化体系

"韬定律"构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系：

器件层面：优化晶体管和互连电阻及寄生电容，从物理底层最大限度压缩时间常数τ。

电路层面：采用逻辑折叠（LogicFolding）架构，打破传统平面布局的物理边界，将电路从单层"折"成双层乃至多层，显著缩短关键路径布线，有效降低信号传播的电阻和电容负载，提升晶体管密度和电路性能。

芯片层面：引入"软件、架构、芯片"全栈协同设计，基于实际工作负载调配指令流和数据流，增强系统级并行度和效率，显著缩短端到端执行时间。

系统层面：定义"灵衢总线"（UnifiedBus），重构计算系统互联协议，实现"超节点统一内存编址和原生内存语义"，显著降低系统通信延迟。

381款芯片量产，麒麟即将归来

何庭波在演讲中透露，过去六年，华为基于韬定律已成功设计并量产了381款芯片，覆盖通信、计算、终端、车载等各个领域。

最受市场关注的，是今年秋季即将发布的新一代麒麟手机芯片。这颗芯片将完整采用逻辑折叠技术，基于全新的自由逻辑设计理念，由单层扩展至双层，实现晶体管密度和系统性能的大幅跃升。何庭波表示："我们取得了一系列仅靠先进制程工艺难以取得的进步。"

更长远的目标是：到2031年，基于韬定律的高端芯片晶体管密度将达到1.4纳米制程（14Å）的同等水平。这意味着华为将通过系统级的时间优化，实现与1.4nm工艺同等的集成密度和计算能力。

开放合作，共同推动半导体演进

何庭波强调："未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。在韬定律的路径下，我们期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业持续发展。"

韬定律不仅适用于手机芯片，未来华为昇腾计算（Ascend）系列的AI处理器、计算卡、服务器集群等产品，都将是韬定律的受益者。从"存量工厂改造"到"混合工作场所"，从"虚拟验证"到"实时反馈闭环"，当经过反复更新的摩尔定律依然难以客观反映现实的时候，技术行业是时候探索一个新的指导理论了。